文章目录
前言1 设计题目及要求2 设计内容及过程2.1 设计内容2.2 设计过程2.3 带隙基准电压源版图设计的绘制3 总结前言
带隙基准电压源作为模拟集成电路和数模混合信号集成电路的一个非常重要的单元模块，在各种电子系统中起着非常重要的作用。随着对各种电子产品的性能要求越来越高，对基准电压源的要求也日益提高，基准电压源的输出电压温度特性以及噪声的抑制能力决定着这个电路系统的性能。带隙基准源具有与标准CMOS工艺完全兼容，可以工作于低电源电压下等优点，另外还具有低温度漂移、低噪声和较高的电源抑制比（PSRR）等性能，能够满足大部分电子系统的要求。
1 设计题目及要求
1.绘制带隙基准电压源的版图，运用已经学过的添加伪管、质心对称，版图绘制方法。
2. 绘制带隙基准电压源的电路图(schematic)和版图(layout)，对版图进行DRC验证、LVS验证，并且通过DRC验证、LVS验证。
3.正确设定相关参数并绘制版图。器件参数如下：
M1-2/μm W/L=3/0.18
M3-4/μm W/L=3/0.18
M5/μm W/L=3/0.18
Q1 Q2 Q3 n=1 n=8 n=7
R1/kΩ 2.15
R2/kΩ 10.6
VDD/V 1.8
2 设计内容及过程
2.1 设计内容
绘制带隙基准电压源的电路图（图2-1）和版图，电源电压VDD=1.8V，电阻R1=2.15kΩ,R2=10.6kΩ，NMOS管M1、M2的宽长比W/L=3μm/0.18μm，PMOS管M3、M4、M5的宽长比W/L=3μm/0.18μm，双极型晶体管Q1含有1个PNP管，双极型晶体管Q2含有8个PNP管，双极型晶体管Q3含有7个PNP管，且他们为并联关系。
2.2 设计过程
根据相关要求，对M1、M2管要采用质心对称的方式实现更好的匹配；对M3、M4、M5要采用插值结构并且还要添加伪管，以实现电路的匹配；设定双极结型晶体管Q1、Q2、Q3的数量分别为1、8、7个，在版图设计中将这16个BJT排列成44的矩阵，以实现最好的匹配；为了实现所需求的大电阻R1、R2，选择rnpoly型电阻，并对该电阻添加伪管，以实现最佳的匹配，在工艺中不会出现差错，还要将大电阻划分为多个电阻串联的形式来实现，以减少电阻占用面积，在确保功能逻辑正确的前提下，使芯片面积最小化。
2.3 带隙基准电压源版图设计的绘制
下图为电阻阵列的版图，虽然各个电阻所在电路的位置和功能不同，但一般选择同样的单位尺寸电阻，然后采用电阻串并联的形式得到。由于电路中电阻的重要性，加入保护环将电阻阵列围绕，降低其他电路噪声对其的影响，另外在电阻阵列边界加入dummy电阻以提高匹配程度。
下图为带隙基准电压源电路中的双极型晶体管（BJT）阵列版图，版图主要采用矩形阵列形式，必要情况下在周围采用dummy双极型晶体管进一步提高匹配程度，并同样采用保护环提高噪声性能。
为了降低外部噪声对差分晶体管对的影响，需要将其采用保护环进行隔离，将两个晶体管对放置的较近并且成轴对称布局来降低其失调电压；输入差分晶体管对两侧分别采用dummy晶体管来降低工艺误差带来的影响。其中，PMOS全部采用插指结构，NMOS采用质心对称。
PMOS管的插指结构:
NMOS的质心对称:
带隙基准电压源整体版图
3 总结
以上就是今天要讲的内容，本文仅仅简单介绍了带隙基准电压源的绘制，对MOS晶体管和BJT器件的原理不涉及。在Cadence中绘制版图建议先了解集成电路工艺。
