学位论文_逻辑与计算机设计基础课实验报告
学生学号 0121410870432实验成绩
学 生 实 验 报 告 书
实验课程名称逻辑与计算机设计基础开 课 学 院计算机科学与技术学院指导教师姓名肖敏学 生 姓 名付天纯学生专业班级物联网1403
--学年第一学期
译码器的设计与实现
【实验要求】：
(1)理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。(2)要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。
【实验目的】
(1)掌握译码器的工作原理；
(2)掌握n-2n译码器的实现。
【实验环境】
Basys3 FPGA开发板，69套。
Vivado 集成开发环境。
Verilog编程语言。
【实验步骤】
一·功能描述
输入由五个拨码开关控制，利用led灯输出32种显示
二·真值表
三·电路图和表达式
四·源代码
module decoder_5(
input [4:0] a,
output [15:0] d0
);
reg [15:0] d0;
reg [15:0] d1;
always @(a)
begin
case(a)
5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000;
5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000;
5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000;
5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000;
5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000;
5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000;
5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000;
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5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000;
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5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000;
