适配器设计计算23步骤
12V1.5A方案设计芯片：......
1.输入:100-264V
2.输出：12V1.5A
3.效率：84%(5级能效80.2%，为便于生产故选84%）
4.Vcc：14V（选择VCC开启阀值）
5.工作频率：60K（PFM）
这里讲下PFM PFM优点空载时处于降频模式也就降低了我们的开关损耗和导通损耗及IC负载低于一定的时候进入睡眠模式就是IC规格书中写到的静态电流稳态电流，就是说降低了IC的消耗，缺点是纹波动态响应没有PWM好。
6.Dmax：0.45占空比大于0.5会带来环路不稳定的缺陷所以大家都控制在0.5以内
7.ΔB:(Bs-Br)*n=ΔB=(390-55)*0.6=0.2T
Bs：390mT/100℃
Br：55mT各家参数不同安全值取0.3Tmax
CCM连续模式，电流不为零，ΔB变小，n取60%ΔB取值个人习惯
8.
Vinmin、Vinmax计算：
Vinmin=Vacmin*1.2=90*1.2=108V
Vinmax=Vac*1.414=374V
9.磁芯选择：
AP=【（Po/η+Po）*10000】/（2*ΔB**J*Ku）
=【（18/0.84+18）*10000】/（2*0.2*60*1000*400*0.2）
=394285.7/1920000
=0.205cm4
=60*1000（Hz）
J电流密度=400
Ku绕组系数=0.2
EF25AP=0.2376cm4AE=51.8mm2
设计经验：
1、Ae值小效率低温度高，磁芯面积小扇热差，罐装磁芯辐射好，长宽磁芯漏感小。
2、Ae=Po*2本人更喜欢这个公式Ae=18*2*1.4=50.4mm2
取：EF25：AE：51.8mm2
当然以上2种都可以选择。
10.Np计算：
初级匝数：
Np=VINmin*ton/ΔB/AE
Np=108*7.5/0.2/51.8
=78.18T取整79T
11.NS计算：
次级匝数：NS=（Vo+Vd）*（1-Dmax)*NP/（VINmin*Dmax）
=（18+0.6）*（1-0.45）*78/（108*0.45）
=11.12T取整11T
12.N计算：
匝比计算：N=Np/Ns=79/11=7.18T
13.Iav计算
平均电流:Iav=Po/η/Vinmin=18/0.84/108=0.198A
14.Ipk计算：峰值电流计算
Ipk=Ipk1+Ipk2=Iav*2/Dmax=0.198*2/0.45=0.88A
15.ΔI计算：
电流变化率ΔI计算：CCMIp2=3Ip1
DCMIp1=0
0.88/4=IP1=0.22
0.22*3=IP2=0.66
ΔI=Ip2-Ip1
=0.66-0.22=0.44A
16.电流有效值CCM：Irms==0.88*0.512=.45A
17.Lp计算：
初级电感量计算：Lp=Vinmin*ton/ΔI=108*7.5/0.44=1.8mH我们实际使用的要比计算的小一些这里算一个经验值吧再乘以0.7=1.26mH
18.验证是否饱和：ΔB=Lp*Ipk/Np/Ae=1.26*0.88/79/51.8=0.27T<0.3T
19.Ipks计算：
次级峰值电流：Ipks=Ipk*N=0.88*7.18=6.3A
20.Irmss计算：
次级有效值计算：CCMIrms=6.3*0.566=3.57A
21.Dp计算
初级线径计算：Dp=(Irms/π/J)开根号*2
=(0.45/3.14/6)开根号*2=0.3mm
J电流密度取5-7
22.Ds计算：
次级线径计算：Ds=（3.75/3.14/7）开根号*2=0.82mm
绕不下的情况下降额70%=0.57
J电流密度取6-8
集肤深度：导线线径不超过集肤深度的2倍，若超过集肤深度，则需多股并绕。δ=66.1/√∫cm=66.1/244.94=0.269mm0.269*2=0.54
多股线计算=0.7/根号股数=0.57/1.414=0.4mm*2
23.Nvcc计算:
反馈绕组计算：
Va=（Vo+Vd）/Ns=12.6/11=1.145V/T
Nvcc=Vcc/Va
=14/1.145
=12.22T取12T
Lp：1.2mm1K0.25V
Np：79T0.3mm
Ns：11T0.4*2mm
Nvcc：12T0.15mm
NP放在第一层这样每咋的长度最短减少匝间电容，起线放在MOS端使dv/di最大的部分被绕组屏蔽EMI较好
Vcc绕组PSR放在最外层，有利于初次级耦合减少初级和Vcc绕组耦合有利于输出电压精度
×××模式将Vcc放在初次级之间充当屏蔽。尽量满层。
变压器绕指的几个经验规则
①初级绕组必须在最里层：这样可以缩短每匝导线的长度，减小其分布电容，同时初级绕组还能被其他绕组屏蔽，降低其电磁干扰。
②初级绕组的起始端应接到MOSFET漏极：利用初级绕组的其余部分和其他绕组将其屏蔽，较小从初级耦合到其他地方的电磁干扰。
③初级绕组设计成2层以下：这样能把初级分布电容和漏感降到最低，在初级各层间加1绝缘层，能将分布电容减小到原来的1/4左右。
④绕制多路输出的次级绕组：输出功率最大的次级绕组应靠近初级，以减小漏感。如次级匝数少，无法绕满一层，可在匝间留间隙以便充满整个骨架，当然最好是采用多股并绕的方法。
⑤反馈绕组一般在最外层：此时反馈绕组与次级绕组间耦合最强，对输出电压的变化反应灵敏，还能减小反馈绕组与初级绕组的耦合程度以提高稳定性。
⑥屏蔽层的设计：在初、次级之间增加屏蔽层可减小共模干扰，最经济的办法是在初次级间专绕一层漆包线，一端接Vi（或Vd），另一端悬空并用绝缘带绝缘而不引出，线径可选0.35mm。但是因为线于线之间有间隙没有铜箔效果好。
⑦铜片屏蔽带：可用1铜片环绕在变压器外部，构成屏蔽带，相当于短路环，对泄漏磁场起抑制作用，屏蔽带应与Vd连通
8.安全试验：变压器绕好后在外面缠3层绝缘胶带，插入磁芯，浸入清漆，然后进行安全测试。对于110V电源，初次级间应能承受2000V交流试验电压，持续时间60s，漏电距离为2.5～3mm；对于220V电源，需承受3000V的交流试验电压，漏电距离为5～6mm。各绕组首尾引出端需加绝缘套管，套管壁厚不得小于0.4mm。
下面聊下调试经验
1/2*Lp*Ipk*Ipk*=Po/ηPFM变频模式这里要设计好频率一般满载60K频率高了变压器和输入大点解温度会下降但是MOS温度会上升所以这里要调试一个平衡。
1/4*N*Ipk=Io匝比大了Ipk会下来MOS的温度会下降，肖特基反向电压下降，但是变压温度会上升Vds电压会升高
初级级之间加屏蔽，铜箔屏蔽要比线屏蔽效果好，线跟线之间存在缝隙。需要时磁芯外可以包外屏蔽但是屏蔽也是会产生损耗的效率会下降。
在效率低Vds高的情况下可以采用三明治绕法提升效率减小Vds
变压器计算完了，网上有很多计算方法我这算是结合验证还是蛮准的.
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